A 20-MS/s Flash ADC with Foreground Calibration for Process Time Reduction

초록

flash ADC 와 측정 데이터에 대해 설명한다. Differential flash ADC 의 resistor string 구조가 가지는 저항을 이용해, 기준전압의 대칭성을 기반으로 histogram test 수행함으로서 calibration process 시간을 절반으로 줄일 수 있으며, 이를 위해 dynamic latched comparator 에 4-input rail-to-rail input stage를 추가한다[1]. 하지만 resistor string 으로부터 발생하는 선형성 오류는 대칭성을 가지지만, comparator offset 으로 인한 선형성 오류는 대칭성이 띄지 않기 때문에 comparator offset calibration 을 먼저 진행한다[2]. Differential flash ADC chip 은 삼성전자 28nm 공정으로 제작되었고 Fig.1 은 chip layout 을 보여준다. 제작된 chip 의 실제측정 결과로서, DNL 과 INL 각각 0.201 LSB 와 4.505 LSB 로 측정됐으며 Fig.2 는 INL 결과를 보여준다. Sample & hold 회로와 comparator 사이에 연결된 metal line 에 IR drop 이 생겨, common mode voltage 주변 voltage range 가 축소되기 때문에, 전체적인 input full scale range 도 줄어들어 결국 비선형성이 증가함을 확인할 수 있다.